2017年10月17日美国加州圣克拉拉——

　　· Speedcore自定义块可大幅提升Speedcore eFPGA性能，缩小芯片面积，降低功耗

　　· 获Achronix ACE设计工具完美支持

　　Achronix今天宣布推出为其eFPGA IP解决方案开发的Speedcore自定义块。Achronix Speedcore eFPGAs用于为数据密集型人工智能/机器学习、5G无线、汽车ADAS、数据中心和网络应用加速。Speedcore自定义块可大幅改善性能、功耗和芯片面积;而且能支持独立FPGAs以往支持不了的功能。通过Speedcore自定义块，客户可在保持FPGA灵活性的同时提升ASIC效率，使数据吞吐率达到最大限度，功耗和面积减至最小限度。

　　基于CPU的传统架构无法通过扩展满足新一波智能数据密集型应用所需要的指数级增长的计算需求。这推动了对拥有可编程硬件加速器的新型异构计算架构的需求。Speedcore eFPGAs提供了性能最高、成本最低的硬件加速。现在，通过Speedcore自定义块，以往在独立FPGA结构中运行缓慢和消耗大量资源的功能通过优化实现了最大性能和最小面积，示例如下：

　　· 通过为矩阵乘法优化DSP和内存块，一款基于CNN的YOLO目标识别算法的面积缩小了40%多。

　　· 采用Speedcore自定义块后，需要并行比较器阵列的大字符串搜索功能的面积缩小了90%多。

　　· 桶形移位寄存器和位操作结构可在Speedcore自定义块中完美实现，可在同样面积中容纳更大、更复杂的应用，同时扩展了可达到的频率。

　　·借助于Speedcore的自定义块，我们可以实现800MHz时钟频率的数据逻辑核心功能，从而使400Gbps的包处理得以在可编程逻辑器件上实现。相比而言，今天的独立FPGAs支持不了包处理应用这么高的吞吐率。

　　Achronix半导体公司营销副总裁Steve Mensor表示：“行业领导者们对Speedcore自定义块及其提供的潜力感到兴奋。与我们合作的企业正在构建新一代异构计算平台和高带宽通信系统。他们正在构建能随算法的演进而改变的高性能硬件加速器。Achronix eFPGA IP，加上现在的Speedcore自定义块，能让他们拥有可编程能力和ASIC级的性能和芯片面积效率。”

　　Speedcore自定义块定义

　　Speedcore自定义块是Achronix及其客户通过对加速工作负载的详尽的架构分析共同定义的。那些导致性能和/或面积瓶颈的重复功能，经过评估后可以被选择性硬化到Speedcore自定义块。一个包含新的带自定义块的Speedcore eFPGA的新版ACE设计工具被提供给客户用于基准测试和评估。如有需要，Achronix以及客户可重复这个定义，测试和评估的过程，从而为客户的系统创建最优解决方案。

　　ACE设计工具支持

　　和对内存块和DSP块的支持一样，Achronix ACE设计工具从设计验证到生成位流数据文件和系统调试都会完美支持Speedcore自定义块。Achronix为每个Speedcore自定义块创建一个用于管理所有配置规则的独一无二的GUI。ACE包含Speedcore自定义块的全部配置的完整时间细节，能让ACE为设计工作完成基于时序的布局布线。客户可使用强大的Floorplanner工具优化设计，为全部块实例分配区域或位置。ACE还包含关键路径分析工具，能让客户分析时间。客户还能用ACE强大的SnapShot嵌入式逻辑分析器在Speedcore内创建复杂的触发器和显示运行时间信号。

　　责任编辑：DJ编辑