一、引言
　　
　　近年来,由于UPS（Uninterruptible Power Supply）行业中对系统控制要求的提高,对数据高速缓存的需求也越来越高。Double Data Rate Synchronous Dynamic Random Access Memory译为双倍速率同步动态随机存储器,通常被简称为DDR,是在SDRAM（synchronous dynamicr and om-accessmemory）内存的基础上发展而来,具有双倍于系统时钟频率的数据传输速率的SDRAM。DDR是当今电子设备中的主流部件,采用了先进的DLL（Data Definition Language）和同步电路模式,且不需要提高控制芯片的时钟频率就能加倍提高存储速率。而在UPS行业中,对数据缓存的速率要求为数百兆到一个G,与所以行业内目前多选用DDR3作为主流缓存器件。PCB（Printed Circuit Board）译为印制电路板或者印制线路板,是电子元器件能够实现功能及电气互连的重要载体,几乎应用于所有涉及电子工业的行业。DDR3也需要承载在PCB上才能实现功能。
　　
　　UPS主要应用于能源,工业,通信等重要领域,对其可靠性稳定性要求较高,从而导致原有的设计通常较为保守。而为了UPS产品的市场竞争力提升,在PCB上的DDR3设计也在尽量向低成本方向发展。
　　
　　二、PCB设计
　　
　　用于验证的PCB设计采用32bit控制芯片和2片DRR3，三枚芯片均位于层1,并使用T型的方式进行连接。走线按照通常的DDR3的规则进行设计。在成本要求不高的情况下,通常采用地作为参考面进行设计,以保证信号质量最优。但为了降低成本考虑,本文以电源作为参考平面进行研究,为PCB降低成本提供相关仿真数据。
　　
　　如表1所示,全部以地作为参考的10层PCB中,DDR3的信号线位于层10、层8、层3及层1,DDR3的core电源位于层5及层6。而以电源作为参考的8层PCB中,DDR3的信号线位于层1、层3、层6及层8,DDR3的core电源位于层4,层5。而作为信号的参考层,电源铜皮需要保证完整,且将信号走线的范围完全囊括在内。通过层叠编辑器,计算信号线的特征阻抗,使得8层PCB和10层PCB的特征阻抗一致,避免阻抗变化带来的影响。特征阻抗的计算公式为:
　　
　　Z0是特性阻抗;Er为PCB板材的介电常数;H为导线和参考面之间的介质厚度;W为导线的线宽;T为导线的铜厚。根据以上公式,通过调整层叠间厚度,确保8层PCB和10层PCB中的信号走线的特征阻抗一致。
　　
　　三、信号完整性仿真
　　
　　使用Cadence旗下的POWERSI及Sirity SystemSi作为仿真工具，对以地为参考的信号质量以及电源为参考的信号质量的仿真结果进行对比。如图1和图2所示,对比10层PCB及8层PCB的DDR3信号的插损,两者几乎没有差别,插损均集中在-10dB以及-50dB两个只附近。
　　
　　如图3和图4所示,对比10层PCB及8层PCB的DDR3信号的回损,两者几乎没有明显差别,集中于0dB及-5dB左右。
　　
　　如图5和图6所示,对比10层PCB及8层PCB的DDR3信号的回损,图6中出现了部分信号串扰增大的情况。串扰增大的曲线均为core电源与信号之间的串扰,由于没有地平面进行隔离,core电源和信号之间的距离减小,进而导致串扰增大,和实际情况相符。但串扰均低于正常要求,因此不影响DDR3信号的传输。
　　
　　对比10层单板以及8层单板中DDR3的DATA WRITE,DATAREAD以及ADDCMD这三个信号的眼图质量。根据datasheet中的要求,其信号的判断阈值分别为VIH(ac)=0.85V、VIH(dc)=0.775V、VIL(dc)=0.575V、VIL(ac)=0.5V;DATA的最小建立时间为25ps,最小保持时间为45ps。ADD的最小建立时间为45ps,最小保持时间为120ps。
　　
　　如图7、8、9、10、11、12所示,根据眼图可以得出所有信号的Aperture Width均大于建立时间与保持时间的和,可以满足DDR3信号的要求,实现正常通信。且无明显的过冲,回沟等影响信号质量的问题。
　　

       
　　由信号完整性仿真可知,在电源波动满足要求的情况下,对于DDR3信号而言,一侧为地一侧为电源参考与两侧均为地参考相比,各个参数并没有太大的改变,可以正常运行。而在PCB生产中,每多两层,成本就会增加30%左右。所以为了降低成本,可以通过以DDR3本身的core电源作为参考进行设计,来降低PCB所使用的层数。
　　
　　四、总结
　　
　　为了增强UPS在市场中的竞争力,期望在保证质量的情况下,尽可能做到成本的优化。降低PCB的成本就是产品成本优化中很重要的一环。而具体到实际设计中,以上文仿真结果证明,在DDR3走线设计中使用电源平面作为参考,即可在几乎不影响性能的情况下,减少PCB的层数,从而达到通过降层实现成本降低的目的。
　　
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　　作者简介
　　
　　傅思怡（1993-),硕士学位,主要研究方向为UPS产品的PCB设计及新技术研究。
　　
　　周琳怡（1981-),学士学位,主要研究方向为UPS产品的PCB设计及新技术研究。
　　
　　编辑：Harris